Делаем IBM PC на FPGA

    Думаю многие, кто работал с FPGA думали — а не сделать ли свой компьютер полностью на ней, с x86 процессором, периферией и прочим? 8-и битные компьютеры часто реализовывали в FPGA, но вот целый PC…

    Для успешной работы помимо x86 процессора нужен еще BIOS со всеми реализованными прерываниями (включая доступ к «диску» на SD карте), BIOS VGA-совместимой видеокарты, вся периферия, контроллер памяти, таймер и многое другое. Задача намного сложнее чем кажется на первый взгляд, но тем не менее, в проекте ZetCPU она решена.

    Из ограничений — работает только 16-и битный режим на 12.5Mhz, без математического сопроцессора.

    Железо


    Для запуска нам понадобится отладочная плата с FPGA. Мне очень понравились плата Terasic DE2-115 (на Altera Cyclone IV с 115тыс. LE). Студенческая цена — 299$, меньше чем розничная цена одного чипа.

    На плате куча встроенного железа — 2 по 8Мб SDRAM памяти, 256Кб SRAM, 1Мб флеш памяти, 2 PHY 1Gb Ethernet, VideoDAC для подключения к VGA, светодиоды/переключатели/кнопочки, разъем для SD карты и прочее. Но в данном проекте используется далеко не все (только SD карта, Flash, SDRAM и VideoDAC).

    Также проект можно запустить на DE0 Nano со студенческой ценой 59$, но там будет работать только текстовый режим.

    Запускаем


    В установке есть несколько не очевидных моментов, не описанных в инструкции:

    • Загружаем в плату прошивку DE2_115_ControlPanel.sof
    • Запускаем DE2 ControlPanel и заливаем BIOS и загрузочную дискету во флеш память по инструкции
    • Записываем образ жесткого диска на SD карту с помощью win32-image-writer, а не WinImage — он ломает загрузочный образ с большими картами
    • Компилируем BIOS/VGA BIOS или берем из установочного архива готовые
    • Компилируем нашу PC-шку написанную на Verilog в Quartus-е или берем готовый kotku.sof и прошиваем в плату


    Теперь можно подключать к плате монитор, PS/2 клавиатуру — и включаем :-)
    Можно добавлять свои инструкции в процессоре, свою периферию, посмотреть реализацию любых инструкций в verilog-исходниках…

    Пример реализации целочисленного деления
    module zet_div_uu(clk, ena, z, d, q, s, div0, ovf);
    
    	//
    	// parameters
    	//
    	parameter z_width = 16;
    	parameter d_width = z_width /2;
    	
    	//
    	// inputs & outputs
    	//
    	input clk;               // system clock
    	input ena;               // clock enable
    
    	input  [z_width -1:0] z; // divident
    	input  [d_width -1:0] d; // divisor
    	output [d_width -1:0] q; // quotient
    	output [d_width -1:0] s; // remainder
    	output div0;
    	output ovf;
    	reg [d_width-1:0] q;
    	reg [d_width-1:0] s;
    	reg div0;
    	reg ovf;
    
    	//	
    	// functions
    	//
    	function [z_width:0] gen_s;
    		input [z_width:0] si;
    		input [z_width:0] di;
    	begin
    	  if(si[z_width])
    	    gen_s = {si[z_width-1:0], 1'b0} + di;
    	  else
    	    gen_s = {si[z_width-1:0], 1'b0} - di;
    	end
    	endfunction
    
    	function [d_width-1:0] gen_q;
    		input [d_width-1:0] qi;
    		input [z_width:0] si;
    	begin
    	  gen_q = {qi[d_width-2:0], ~si[z_width]};
    	end
    	endfunction
    
    	function [d_width-1:0] assign_s;
    		input [z_width:0] si;
    		input [z_width:0] di;
    		reg [z_width:0] tmp;
    	begin
    	  if(si[z_width])
    	    tmp = si + di;
    	  else
    	    tmp = si;
    
    	  assign_s = tmp[z_width-1:z_width-d_width];
    	end
    	endfunction
    
    	//
    	// variables
    	//
    	reg [d_width-1:0] q_pipe  [d_width-1:0];
    	reg [z_width:0] s_pipe  [d_width:0];
    	reg [z_width:0] d_pipe  [d_width:0];
    
    	reg [d_width:0] div0_pipe, ovf_pipe;
    	//
    	// perform parameter checks
    	//
    	// synopsys translate_off
    	initial
    	begin
    	  if(d_width !== z_width / 2)
    	    $display("div.v parameter error (d_width != z_width/2).");
    	end
    	// synopsys translate_on
    
    	integer n0, n1, n2, n3;
    
    	// generate divisor (d) pipe
    	always @(d)
    	  d_pipe[0] <= {1'b0, d, {(z_width-d_width){1'b0}} };
    
    	always @(posedge clk)
    	  if(ena)
    	    for(n0=1; n0 <= d_width; n0=n0+1)
    	       d_pipe[n0] <= d_pipe[n0-1];
    
    	// generate internal remainder pipe
    	always @(z)
    	  s_pipe[0] <= z;
    
    	always @(posedge clk)
    	  if(ena)
    	    for(n1=1; n1 <= d_width; n1=n1+1)
    	       s_pipe[n1] <= gen_s(s_pipe[n1-1], d_pipe[n1-1]);
    
    	// generate quotient pipe
    	always @(posedge clk)
    	  q_pipe[0] <= 0;
    
    	always @(posedge clk)
    	  if(ena)
    	    for(n2=1; n2 < d_width; n2=n2+1)
    	       q_pipe[n2] <= gen_q(q_pipe[n2-1], s_pipe[n2]);
    
    
    	// flags (divide_by_zero, overflow)
    	always @(z or d)
    	begin
    	  ovf_pipe[0]  <= !(z[z_width-1:d_width] < d);
    	  div0_pipe[0] <= ~|d;
    	end
    
    	always @(posedge clk)
    	  if(ena)
    	    for(n3=1; n3 <= d_width; n3=n3+1)
    	    begin
    	        ovf_pipe[n3] <= ovf_pipe[n3-1];
    	        div0_pipe[n3] <= div0_pipe[n3-1];
    	    end
    
    	// assign outputs
    	always @(posedge clk)
    	  if(ena)
    	    ovf <= ovf_pipe[d_width];
    
    	always @(posedge clk)
    	  if(ena)
    	    div0 <= div0_pipe[d_width];
    
    	always @(posedge clk)
    	  if(ena)
    	    q <= gen_q(q_pipe[d_width-1], s_pipe[d_width]);
    
    	always @(posedge clk)
    	  if(ena)
    	    s <= assign_s(s_pipe[d_width], d_pipe[d_width]);
    endmodule 
    


    Переходим к тестированию


    Заранее прошу прощения за экранные копии:








    Далее — программирование. Скорость компиляции и выполнения навевает ностальгию…




    Заключение

    Надеюсь статья заставила вас поверить в силу FPGA и продолжить изучение Verilog.
    А у кого-то возможно теперь исполнится мечта сделать свою PC-шку с блекджеком :-)

    Вопросы/комментарии?
    Метки:
    Поделиться публикацией
    Похожие публикации
    Комментарии 44
    • +2
      Очень интересно. Хотел спросить об используемом процессоре. Он сделан на основе NIOS-a или это полностью собственная разработка, не в курсе?
      • +2
        Полностью собственная разработка. Используется стандартная шина данных wishbone.
        • +4
          Тогда действительно это чертовски сложный проект. Мои восхищения авторам проекта…
      • +2
        Я про этот проект уже однажды упоминал в комментариях.
        Это Zet86 с opencores.org: opencores.org/project,zet86
        Распространяется под GPL.

        Ещё бы было интересно почитать про запуск Linux на OpenRISC 1200. Я orpsoc на DE0 запускал, правда успел там погонять только всякие dhrystone и coremark, после чего появились другие задачи, пришлось отложить.
        • 0
          12.5 МГц это не так много для мечты верилоггера. А что ограничивает частоту в настоящий момент?
          • 0
            Там на плате вроде есть только 50МГц генератор, а эффективная частота в четверть от доступной не такой уж и плохой результат на мой взгляд.
            • 0
              С имеющимся PLL доступны все частоты. Но в данном случае думаю это просто было удобство, никто не ставил цель выжимать максимальную производительность.

            • +1
              Реализация процессора не pipelined, т.е. пока процессор не закончит полностью с одной инструкцией — со следующей он не начинает. На x86 это особенно фатально, т.к. инструкции сложные, и пока их декодируешь, пока прочитаешь регистры/память, пока выполнишь операцию, пока запишешь результат…
              • 0
                А что мешает использовать конвейер?
                • 0
                  Совершенно ничего, за исключением времени на его реализацию.
                  • 0
                    Очень бы хотелось знать, сколько времени потрачено на реализацию этого проекта?
            • +1
              А что за игра на третьем скриншоте?
              • +1
                Dune II
                • +12
                  Вот и подросло поколение, которое не знает…
                  • +1
                    У меня папа до сих пор только в дюну играет…
                    Да и я, с полгода назад, в досбоксе всю Дюну прошел снова.

                    >>Вот и подросло поколение, которое не знает…
                    Это да…
                    • 0
                      Dune II на 4-м скриншоте, а я про предыдущий
            • +1
              10-Nov-2010. Version 1.2.0 released!!! A lot of new changes added. Two new FPGA boards now supported: Altera DE0 and Altera DE2-115. PS2 mouse support, new optimized BIOS with shadow RAM, new Zet opcodes added, system timer and speaker, new UART core and a lot of bug fixes!!


              Новости на сайте проекта малость староваты.
              • 0
                Это не новости староваты, это проект подошел к логическому завершению.
                DOS-приложения работают, IA-32 никто не готов реализовывать.
              • +1
                А с XILINX подобные платы есть?
                • 0
                  Конечно есть. Из поддерживаемых — ML403 за 1195$.

                  www.xilinx.com/products/boards-and-kits/HW-V4-ML403-UNI-G.htm
                  • 0
                    Спасибо.
                    Оказалось, что у них есть платы и подешевле — например, LX9 (89$) или SP601 (295$). Помогут ли они мне, если я раньше с FPGA не работал? Задача, которой предполагаю заниматься — преобразование потока данных (в начале можно даже массива, который будет грузиться по USB).
                    • 0
                      Помочь-то помогут, главное чтобы задача влезла. В LX9 вижу что USB — подключается к FPGA через USB2serial микросхему, т.е. скорость ограничена. 9к LE — не особо много, но для многих задач хватит.
                      • 0
                        Ясно, спасибо. Буду учить матчасть. В 9к, конечно, не влезет, но чтобы разобраться, что к чему, должно хватить. Поразвлекаемся :)
                • +1
                  очень интересно, только мало что понятно — может расскажете поподробнее, что и как? как вывод видео осуществляется. Что за светодиодики там и выключатели. Что за память — используется ли, как, куда, чего. Подключены ли винты — ну и куча всяких вопросов. Я понял, что что-то там в фпгашке щелкает, но что и как — нет.
                  • 0
                    Плата с FPGA универсальная, там не все используется.
                    Светодиодики и переключатели — как раз не используются.

                    Образ винта — в SD карте, подключенной к FPGA. BIOS при обращении к венику — читает нужные данные с образа.

                    Память — на плате 2 чипа SDRAM памяти по 8Мб. Есть также 256Kb быстрой SRAM памяти, но она не используется.

                    Видео — на плате стоит видеоDAC — из FPGA приходит видео в цифровом виде (24 бита цвета + синхросигналы), на выходе — стандартный аналоговый VGA сигнал.
                    • 0
                      нихренаська. т.е. обвеса минимум?
                      • 0
                        Обвеса никакого не нужно вообще, на плате есть все что нужно, чтобы получился компьютер.
                      • 0
                        Хм, думал SRAM задействуют под видео :)
                      • 0
                        Светодиоды и переключатели вы можете использовать для input/output. С fpga идет библиотека различных блоков (программных) которые позволяют использовать рычажки как inputs — вверху — '1', вниз — '0'. Лампочки могут показывать что находится в памяти.
                        • +1
                          Было интересно не «что можно» (догадываюсь), а что реально составляет «комп». Оказалось — ничего кроме фпга-шки. ИМХО — офигеть.
                      • +8
                        Тег «электроника для начинающих» выглядит слегка иронично на фоне проделанной работы.
                        • 0
                          Взять готовый проект и поковырять его — как раз интересная и полезная задача для начинающих FPGA — разработчиков, показывающая что не боги горшки обжигают :-)
                          • 0
                            А «FPGA-разработчик» это скорее электронщик/схемотехник или всё же программист?
                            • 0
                              Тут грани почти не видно, но лично мне кажется что разработка на Verilog — это ближе к программированию, чем к схемотехнике.

                              • 0
                                Ну почему, в том Quartus вы можете нарисовать всю логику, сделать из нее VHDL/Verilog код и залить на fpga, или же, в виде блоков и заливать.
                        • +2
                          Это да, хотя для начинающих — это как стимул, на который стоит равняться. Я вот например занимаюсь разработкой 4 года и пределом для меня было использование NIOS-a, нечего уж и говорить о создании собственного процессора. Очень познавательно будет разобраться в этом проекте
                          • +1
                            Я для себя взял «поковыряться» проект gameduino. Там FPGA попроще, XC3S200A-4VQG100C, семейство Xilinx Spartan-3A. Генерирует только видео и звук, для работы нужно подключение к внешнему процессору наподобие AVR.
                            • 0
                              imho — это не для начинающих. для начинающих — http://marsohod.org
                              • 0
                                А сколько проект задействует ЛЭ? И сколько из них занимает сам x86-й процессор?
                                • 0
                                  Сложный вопрос, проект занимает менее <20тыс LE, по кускам и точнее сейчас не могу сказать.
                                • 0
                                  А для русских студентов скидка на DE0 Nano доступна, кто нибудь знает?
                                  • +1
                                    Да. Нужен скан студенческого билета.
                                    • 0
                                      Крутотенюшно, а то пытался купить digilent nexus 3 — им почта в *.edu нужна(

                                  Только полноправные пользователи могут оставлять комментарии. Войдите, пожалуйста.